Date of Award

4-2026

Document Type

Thesis

Degree Name

Master of Science in Electrical Engineering (MSEE)

Department

Electrical and Communication Engineering

First Advisor

Abdulhalim Jallad

Abstract

The one-million-point Fast Fourier Transform is implemented using a radix-2 single-path delay feedback pipeline architecture. To minimize the computational overhead, twiddle factors were pre-computed and stored in memory. The design uses a fixed-point representation with two integer bits and seven fractional bits, achieving a measured signal-to-noise ratio of 37.98. Given the substantial memory requirements, a memory partitioning approach was used. It mapped the delay buffers in each stage lookup table memory, block random-access memory, or ultra random-access memory, based on word width and memory depth.

The implementation operates successfully at 100 megahertz on a mid-scale field-programmable gate array. Post-implementation reported an utilization of 22% lookup tables, 25% lookup table memory, 93% block random-access memory, and full ultra random-access memory capacity. The design achieves a throughput of 94 Fast Fourier Transforms per second, with an initial latency of 20.971 milliseconds, and a relatively low power consumption of 3.165 watts. Unlike previous implementations that required high-end platforms, high resources availability, and high-power consumption, this design fits comfortably within the field-programmable gate array.

The primary contribution of this thesis lies in applying the resources optimizations strategies to demonstrate better efficiency in logic and memory usage compared to previously reported designs. It combines strategies such as twiddle factor symmetry and precomputation, word-length tuning, and adaptive memory mapping to achieve the first fully on-chip one-million-point Fast Fourier Transform that fits within a mid-tier field-programmable gate array. As a result, it shows that efficient signal processing applications can still be implemented using affordable hardware.

Arabic Abstract

التنفيذ الفعّال لتحويل فورييه السريع بمقدار مليون نقطة على مصفوفة البوابات المنطقية القابلة للبرمجة

تم تنفيذ تحويل فورييه السريع ذو المليون نقطة باستخدام بنية أنبوبية من نوع التغذية الراجعة ذات المسار الواحد من الرتبة الثانية. ولتقليل العبء الحسابي، تم حساب معاملات التدوير مسبقًا وتخزينها في الذاكرة. يعتمد التصميم على تمثيل عددي ثابت بصيغة Q2.7 ، محققًا نسبة إشارة إلى ضوضاء مقاسة تبلغ 37.98. ونظرًا لمتطلبات الذاكرة الكبيرة، تم اعتماد أسلوب تقسيم الذاكرة، حيث تم توزيع مخازن التأخير في كل مرحلة على موارد الذاكرة المختلفة داخل الشريحة، مثل ذاكرة جداول البحث، وذاكرة الوصول العشوائي الكتلية، وذاكرة الوصول العشوائي الفائقة، وذلك اعتمادًا على عرض الكلمة وعمق الذاكرة.

يعمل التنفيذ بنجاح عند تردد 100 ميغاهرتز على مصفوفة بوابات قابلة للبرمجة متوسطة الحجم. وأظهرت نتائج ما بعد التنفيذ نسبة استخدام بلغت 22٪ من جداول البحث، و25٪ من ذاكرة جداول البحث، و93٪ من ذاكرة الوصول العشوائي الكتلية، مع استخدام كامل لذاكرة الوصول العشوائي الفائقة. يحقق التصميم معدل معالجة يبلغ 94 تحويلًا في الثانية، بزمن تأخير ابتدائي قدره 20.971 ملي ثانية، مع استهلاك طاقة منخفض نسبيًا يبلغ 3.165 واط. وعلى عكس الدراسات السابقة التي اعتمدت على منصات عالية الأداء ذات استهلاك كبير للموارد والطاقة، فإن هذا التصميم يتلاءم بكفاءة ضمن حدود المصفوفة القابلة للبرمجة.

تتمثل المساهمة الأساسية لهذه الرسالة في تطبيق استراتيجيات تحسين استخدام الموارد لتحقيق كفاءة أعلى في استهلاك المنطق والذاكرة مقارنة بالأعمال السابقة. وتشمل هذه الاستراتيجيات الاستفادة من تناظر معاملات التدوير والحساب المسبق، وضبط طول الكلمة، والتخصيص التكيفي للذاكرة. وبناءً على ذلك، يبرهن هذا العمل على إمكانية تنفيذ تحويل فورييه سريع ذو مليون نقطة بالكامل على الشريحة ضمن مصفوفة متوسطة الإمكانات، مما يتيح تنفيذ تطبيقات معالجة الإشارة بكفاءة باستخدام عتاد منخفض التكلفة

Download
COinS